北京DDR测试信号完整性测试

9.DIMM之前介绍的大部分规则都适合于在PCB上含有一个或更多的DIMM，独有例外的是在DIMM里所要考虑到去耦因素同在DIMM组里有所区别。在DIMM组里，对于ADDR/CMD/CNTRL所采用的拓扑结构里，带有少的短线菊花链拓扑结构和树形拓扑结构是适用的。

10.案例上面所介绍的相关规则，在DDR2PCB、DDR3PCB和DDR3-DIMMPCB里，都已经得到普遍的应用。在下面的案例中，我们采用MOSAID公司的控制器，它提供了对DDR2和DDR3的操作功能。在SI仿真方面，采用了IBIS模型，其存储器的模型来自MICRONTechnolgy，Inc。对于DDR3SDRAM的模型提供1333Mbps的速率。在这里，数据是操作是在1600Mbps下的。对于不带缓存（unbufferedDIMM（MT_DDR3_0542cc）EBD模型是来自MicronTechnology，下面所有的波形都是采用通常的测试方法，且是在SDRAMdie级进行计算和仿真的。 DDR规范里关于信号建立保持是的定义；北京DDR测试信号完整性测试

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DDR4一致性测试工作台（用示波器中的一致性测试软件分析DDR仿真波形）对DDR5来说，设计更为复杂，仿真软件需要帮助用户通过应用IBIS模型针对基于DDR5颗粒或DIMM的系统进行仿真验证，比如仿真驱动能力、随机抖动/确定性抖动、寄生电容、片上端接ODT、信号上升/下降时间、AGC(自动增益控制)功能、4tapsDFE(4抽头判决反馈均衡)等。

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要注意的是，由于DDR的总线上存在内存控制器和内存颗粒两种主要芯片，所以DDR的信号质量测试理论上也应该同时涉及这两类芯片的测试。但是由于JEDEC只规定了对于内存颗粒这一侧的信号质量的要求，因此DDR的自动测试软件也只对这一侧的信号质量进行测试。对于内存控制器一侧的信号质量来说，不同控制器芯片厂商有不同的要求，目前没有统一的规范，因此其信号质量的测试还只能使用手动的方法。这时用户可以在内存控制器一侧选择测试点，并借助合适的信号读/写分离手段来进行手动测试。

trombone线的时延是受到其并行走线之间的耦合而影响，一种在不需要提高其间距的情况下，并且能降低耦合的程度的方法是采用sawtooth线。显然，sawtooth线比trombone线具有更好的效果。但是，依来看它需要更多的空间。由于各种可能造成时延不同的原因，所以，在实际的设计时，要借助于CAD工具进行严格的计算，从而控制走线的时延匹配。考虑到在图2中6层板上的过孔的因素，当一个地过孔靠近信号过孔放置时，则在时延方面的影响是必须要考虑的。先举个例子，在TOP层的微带线长度是150mils，BOTTOM层的微带线也是150mils，线宽都为4mils，且过孔的参数为：barreldiameter=”8mils”，paddiameter=”18mils”，anti-paddiameter=”26mils”。DDR4信号完整性测试案例；

7.时序对于时序的计算和分析在一些相关文献里有详细的介绍，下面列出需要设置和分析的8个方面：1）写建立分析：DQvs.DQS2）写保持分析：DQvs.DQS3）读建立分析：DQvs.DQS4）读保持分析：DQvs.DQS5）写建立分析：DQSvs.CLK6）写保持分析：DQSvs.CLK7）写建立分析：ADDR/CMD/CNTRLvs.CLK8）写保持分析：ADDR/CMD/CNTRLvs.CLK

一个针对写建立（WriteSetup）分析的例子。表中的一些数据需要从控制器和存储器厂家获取，段”Interconnect”的数据是取之于SI仿真工具。对于DDR2上面所有的8项都是需要分析的，而对于DDR3，5项和6项不需要考虑。在PCB设计时，长度方面的容差必须要保证totalmargin是正的。 DDR3总线的解码方法；北京DDR测试信号完整性测试

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1.目前，比较普遍使用中的DDR2的速度已经高达800Mbps，甚至更高的速度，如1066Mbps，而DDR3的速度已经高达1600Mbps。对于如此高的速度，从PCB的设计角度来帮大家分析，要做到严格的时序匹配，以满足信号的完整性，这里有很多的因素需要考虑，所有的这些因素都有可能相互影响。它们可以被分类为PCB叠层、阻抗、互联拓扑、时延匹配、串扰、信号及电源完整性和时序，目前，有很多EDA工具可以对它们进行很好的计算和仿真，其中CadenceALLEGROSI-230和Ansoft’sHFSS使用的比较多。显示了DDR2和DDR3所具有的共有技术要求和专有的技术要求北京DDR测试信号完整性测试