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吉林DDR3测试协议测试方法

来源: 发布时间:2025年06月21日

多数电子产品,从智能手机、PC到服务器,都用着某种形式的RAM存储设备。由于相 对较低的每比特的成本提供了速度和存储很好的结合,SDRAM作为大多数基于计算机产品 的主流存储器技术被广泛应用于各种高速系统设计中。

DDR是双倍数率的SDRAM内存接口,其规范于2000年由JEDEC (电子工程设计发展 联合协会)发布。随着时钟速率和数据传输速率不断增加带来的性能提升,电子工程师在确 保系统性能指标,或确保系统内部存储器及其控制设备的互操作性方面的挑战越来越大。存 储器子系统的信号完整性早已成为电子工程师重点考虑的棘手问题。 DDR3一致性测试期间可能发生的常见错误有哪些?吉林DDR3测试协议测试方法

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至此,DDR3控制器端各信号间的总线关系创建完毕。单击OK按钮,在弹出的提示窗 口中选择Copy,这会将以上总线设置信息作为SystemSI能识别的注释,连同原始IBIS文件 保存为一个新的IBIS文件。如果不希望生成新的IBIS文件,则也可以选择Updateo

设置合适的 OnDie Parasitics 和 Package Parasiticso 在本例中。nDie Parasitics 选择 None, Package Parasitics使用Pin RLC封装模型。单击OK按钮保存并退出控制器端的设置。

On-Die Parasitics在仿真非理想电源地时影响很大,特别是On-Die Capacitor,需要根据 实际情况正确设定。因为实际的IBIS模型和模板自带的IBIS模型管脚不同,所以退出控制器 设置窗口后,Controller和PCB模块间的连接线会显示红叉,表明这两个模块间连接有问题, 暂时不管,等所有模型设置完成后再重新连接。 吉林DDR3测试协议测试方法在DDR3一致性测试期间能否继续进行其他任务?

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DDRx接口信号的时序关系

DDR3的时序要求大体上和DDR2类似,作为源同步系统,主要有3组时序设计要求。 一组是DQ和DQS的等长关系,也就是数据和选通信号的时序;一组是CLK和ADDR/CMD/ CTRL的等长关系,也就是时钟和地址控制总线的关系;一组是CLK和DQS的关系, 也就是时钟和选通信号的关系。其中数据和选通信号的时序关系又分为读周期和写周期两个 方向的时序关系。

要注意各组时序的严格程度是不一样的,作为同组的数据和选通信号,需要非常严格的 等长关系。Intel或者一些大芯片厂家,对DQ组的等长关系经常在土25mil以内,在高速的 DDR3设计时,甚至会要求在±5mil以内。相对来说地址控制和时钟组的时序关系会相对宽松 一些,常见的可能有几百mil。同时要留意DQS和CLK的关系,在绝大多数的DDR设计里 是松散的时序关系,DDR3进行Fly-by设计后更是降低了 DQS和CLK之间的时序控制要求。

DDRhDDRl釆用SSTL_2接口,1/0 口工作电压为2.5V;时钟信号频率为100〜200MHz; 数据信号速率为200〜400 Mbps,通过单端选通信号双边沿釆样;地址/命令/控制信号速率为 100〜200Mbps,通过时钟信号上升沿采样;信号走线都使用树形拓扑,没有ODT功能。

DDR2: DDR2釆用SSTL_18接口,I/O 口工作电压为1.8V;时钟信号频率为200〜 400MHz;数据信号速率为400〜800Mbps,在低速率下可选择使用单端选通信号,但在高速 率时需使用差分选通信号以保证釆样的准确性;地址/命令/控制信号在每个时钟上升沿釆样的 情况下(1T模式)速率为200〜400Mbps,在每个间隔时钟上升沿釆样的情况下(2T模式) 速率减半;信号走线也都使用树形拓扑,数据和选通信号有ODT功能。 DDR3内存的一致性测试是否会降低内存模块的寿命?

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高速DDRx总线系统设计

首先简要介绍DDRx的发展历程,通过几代DDR的性能及信号完整性相关参数的 对比,使我们对DDRx总线有了比较所有的认识。随后介绍DDRx接口使用的SSTL电平, 以及新一代DDR4使用的POD电平,这能帮助我们在今后的设计中更好地理解端接匹配、拓 扑等相关问题。接下来回顾一下源同步时钟系统,并推导源同步时钟系统的时序计算方法。 结果使用Cadence的系统仿真工具SystemSI,通过实例进行DDRx的信号完整性仿真和时序 分析。 DDR3一致性测试需要运行多长时间?吉林DDR3测试协议测试方法

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还可以给这个Bus设置一个容易区分的名字,例如把这个Byte改为ByteO,这样就把 DQ0-DQ7, DM和DQS, DQS与Clock的总线关系设置好了。

重复以上操作,依次创建:DQ8〜DQ15、DM1信号;DQS1/NDQS1选通和时钟 CK/NCK的第2个字节Bytel,包括DQ16〜DQ23、DM2信号;DQS2/NDQS2选通和时钟 CK/NCK的第3个字节Byte2,包括DQ24〜DQ31、DM3信号;DQS3/NDQS3选通和时钟 CK/NCK的第4个字节Byte3。

开始创建地址、命令和控制信号,以及时钟信号的时序关系。因为没有多个Rank, 所以本例将把地址命令信号和控制信号合并仿真分析。操作和步骤2大同小异,首先新建一 个Bus,在Signal Names下选中所有的地址、命令和控制信号,在Timing Ref下选中CK/NCK (注意,不要与一列的Clock混淆,Clock列只对应Strobe信号),在Bus Type下拉框中 选择AddCmd,在Edge Type下拉框中选择RiseEdge,将Bus Gro叩的名字改为AddCmdo。 吉林DDR3测试协议测试方法