测试服务PCI-E测试保养

其中，电气(Electrical) 、协议(Protocol) 、配置(Configuration)等行为定义了芯片的基本 行为，这些要求合在一起称为Base规范，用于指导芯片设计；基于Base规范，PCI-SIG还会 再定义对于板卡设计的要求，比如板卡的机械尺寸、电气性能要求，这些要求合在一起称为 CEM(Card Electromechanical)规范，用以指导服务器、计算机和插卡等系统设计人员的开 发。除了针对金手指连接类型的板卡，针对一些新型的连接方式，如M.2、U.2等，也有一 些类似的CEM规范发布。PCI-e 3.0简介及信号和协议测试方法；测试服务PCI-E测试保养

PCIe5.0物理层技术PCI-SIG组织于2019年发布了针对PCIe5.0芯片设计的Base规范，针对板卡设计的CEM规范也在2021年制定完成，同时支持PCIe5.0的服务器产品也在2021年开始上市发布。对于PCIe5.0测试来说，其链路的拓扑模型与PCIe4.0类似，但数据速率从PCIe4.0的16Gbps提升到了32Gbps,因此链路上封装、PCB、连接器的损耗更大，整个链路的损耗达到 - 36dB@16GHz,其中系统板损耗为 - 27dB,插卡的损耗为 - 9dB。.20是PCIe5 . 0的 链路损耗预算的模型。USB测试PCI-E测试pcie物理层面检测,pcie时序测试；

简单总结一下，PCIe4.0和PCIe3.0在物理层技术上的相同点和不同点有：(1)PCIe4.0的数据速率提高到了16Gbps,并向下兼容前代速率；(2)都采用128b/130b数据编码方式；(3)发送端都采用3阶预加重和11种Preset;(4)接收端都有CTLE和DFE的均衡；(5)PCIe3.0是1抽头DFE,PCIe4.0是2抽头DFE;(6)PCIe4.0接收芯片的LaneMargin功能为强制要求(7)PCIe4.0的链路长度缩减到12英寸，多1个连接器，更长链路需要Retimer;(8)为了支持应对链路损耗以及不同链路的情况，新开发的PCle3.0芯片和全部PCIe4.0芯片都需要支持动态链路协商功能；

SigTest软件的算法由PCI-SIG提供，会对信号进行时钟恢复、均衡以及眼图、抖 动的分析。由于PCIe4.0的接收机支持多个不同幅度的CTLE均衡，而且DFE的电平也 可以在一定范围内调整，所以SigTest软件会遍历所有的CTLE值并进行DFE的优化，并 根据眼高、眼宽的结果选择比较好的值。14是SigTest生成的PCIe4.0的信号质量测试 结果。SigTest需要用户手动设置示波器采样、通道嵌入、捕获数据及进行后分析，测试效率 比较低，而且对于不熟练的测试人员还可能由于设置疏忽造成测试结果的不一致，测试项目 也主要限于信号质量与Preset相关的项目。为了提高PCIe测试的效率和测试项目覆盖 率，有些示波器厂商提供了相应的自动化测试软件。pcie 有几种类型,哪个速度快?

由于每对数据线和参考时钟都是差分的，所以主  板的测试需要同时占用4个示波器通道，也就是在进行PCIe4.0的主板测试时示波器能够  4个通道同时工作且达到25GHz带宽。而对于插卡的测试来说，只需要把差分的数据通道  引入示波器进行测试就可以了，示波器能够2个通道同时工作并达到25GHz带宽即可。 12展示了典型PCIe4.0的发射机信号质量测试环境。无论是对于发射机测试，还是对于后面要介绍到的接收机容限测试来说，在PCIe4.0 的TX端和RX端的测试中，都需要用到ISI板。ISI板上的Trace线有几十对，每相邻线对 间的插损相差0.5dB左右。由于测试中用户使用的电缆、连接器的插损都可能会不一致， 所以需要通过配合合适的ISI线对，使得ISI板上的Trace线加上测试电缆、测试夹具、转接  头等模拟出来的整个测试链路的插损满足测试要求。比如，对于插卡的测试来说，对应的主  板上的比较大链路损耗为20dB,所以ISI板上模拟的走线加上测试夹具、连接器、转接头、测  试电缆等的损耗应该为15dB(另外5dB的主板上芯片的封装损耗通过分析软件进行模拟)。 为了满足这个要求，比较好的方法是使用矢量网络分析仪(VNA)事先进行链路标定。PCI-E4.0的标准什么时候推出？有什么变化？USB测试PCI-E测试

PCI-E3.0定义了11种发送端的预加重设置，实际应用中应该用那个？测试服务PCI-E测试保养

对于PCIe来说，由于长链路时的损耗很大，因此接收端的裕量很小。为了掌握实际工 作环境下芯片内部实际接收到的信号质量，在PCIe3.0时代，有些芯片厂商会用自己内置 的工具来扫描接收到的信号质量，但这个功能不是强制的。到了PCIe4.0标准中，规范把 接收端的信号质量扫描功能作为强制要求，正式名称是Lane Margin(链路裕量)功能。 简单的Lane Margin功能的实现是在芯片内部进行二维的误码率扫描，即通过调整水平方 向的采样点时刻以及垂直方向的信号判决阈值，测试服务PCI-E测试保养

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