简单总结一下,PCIe4.0和PCIe3.0在物理层技术上的相同点和不同点有:(1)PCIe4.0的数据速率提高到了16Gbps,并向下兼容前代速率;(2)都采用128b/130b数据编码方式;(3)发送端都采用3阶预加重和11种Preset;(4)接收端都有CTLE和DFE的均衡;(5)PCIe3.0是1抽头DFE,PCIe4.0是2抽头DFE;(6)PCIe4.0接收芯片的LaneMargin功能为强制要求(7)PCIe4.0的链路长度缩减到12英寸,多1个连接器,更长链路需要Retimer;(8)为了支持应对链路损耗以及不同链路的情况,新开发的PCle3.0芯片和全部PCIe4.0芯片都需要支持动态链路协商功能;pcie物理层面检测,pcie时序测试;湖北PCI-E测试多端口矩阵测试
另外,在PCIe4 .0发送端的LinkEQ以及接收容限等相关项目测试中,都还需要用到能 与被测件进行动态链路协商的高性能误码仪。这些误码仪要能够产生高质量的16Gbps信 号、能够支持外部100MHz参考时钟的输入、能够产生PCIe测试需要的不同Preset的预加 重组合,同时还要能够对输出的信号进行抖动和噪声的调制,并对接收回来的信号进行均 衡、时钟恢复以及相应的误码判决,在进行测试之前还需要能够支持完善的链路协商。17是 一 个典型的发射机LinkEQ测试环境。由于发送端与链路协商有关的测试项目 与下面要介绍的接收容限测试的连接和组网方式比较类似,所以细节也可以参考下面章节 内容,其相关的测试软件通常也和接收容限的测试软件集成在一起。浙江智能化多端口矩阵测试PCI-E测试pcie3.0和pcie4.0物理层的区别在哪里?
PCIe4.0标准在时钟架构上除了支持传统的共参考时钟(Common Refclk,CC)模式以 外,还可以允许芯片支持参考时钟(Independent Refclk,IR)模式,以提供更多的连接灵 活性。在CC时钟模式下,主板会给插卡提供一个100MHz的参考时钟(Refclk),插卡用这 个时钟作为接收端PLL和CDR电路的参考。这个参考时钟可以在主机打开扩频时钟 (SSC)时控制收发端的时钟偏差,同时由于有一部分数据线相对于参考时钟的抖动可以互 相抵消,所以对于参考时钟的抖动要求可以稍宽松一些
在测试通道数方面,传统上PCIe的主板测试采用了双口(Dual-Port)测试方法,即需要 把被测的一条通道和参考时钟RefClk同时接入示波器测试。由于测试通道和RefClk都是 差分通道,所以在用电缆直接连接测试时需要用到4个示波器通道(虽然理论上也可以用2个 差分探头实现连接,但是由于会引入额外的噪声,所以直接电缆连接是常用的方法),这种 方法的优点是可以比较方便地计算数据通道相对于RefClk的抖动。但在PCIe5.0中,对于 主板的测试也采用了类似于插卡测试的单口(Single-Port)方法,即只把被测数据通道接入 示波器测试,这样信号质量测试中只需要占用2个示波器通道。图4.23分别是PCIe5.0主 板和插卡信号质量测试组网图,芯片封装和一部分PCB走线造成的损耗都是通过PCI-SIGPCIE 3.0的发射机物理层测试;
SigTest软件的算法由PCI-SIG提供,会对信号进行时钟恢复、均衡以及眼图、抖 动的分析。由于PCIe4.0的接收机支持多个不同幅度的CTLE均衡,而且DFE的电平也 可以在一定范围内调整,所以SigTest软件会遍历所有的CTLE值并进行DFE的优化,并 根据眼高、眼宽的结果选择比较好的值。14是SigTest生成的PCIe4.0的信号质量测试 结果。SigTest需要用户手动设置示波器采样、通道嵌入、捕获数据及进行后分析,测试效率 比较低,而且对于不熟练的测试人员还可能由于设置疏忽造成测试结果的不一致,测试项目 也主要限于信号质量与Preset相关的项目。为了提高PCIe测试的效率和测试项目覆盖 率,有些示波器厂商提供了相应的自动化测试软件。我的被测件不是标准的PCI-E插槽金手指的接口,怎么进行PCI-E的测试?北京机械PCI-E测试
PCI-E PCI-E 2.0,PCI-E 3.0插口区别是什么?湖北PCI-E测试多端口矩阵测试
对于PCIe来说,由于长链路时的损耗很大,因此接收端的裕量很小。为了掌握实际工 作环境下芯片内部实际接收到的信号质量,在PCIe3.0时代,有些芯片厂商会用自己内置 的工具来扫描接收到的信号质量,但这个功能不是强制的。到了PCIe4.0标准中,规范把 接收端的信号质量扫描功能作为强制要求,正式名称是Lane Margin(链路裕量)功能。 简单的Lane Margin功能的实现是在芯片内部进行二维的误码率扫描,即通过调整水平方 向的采样点时刻以及垂直方向的信号判决阈值,湖北PCI-E测试多端口矩阵测试
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